CMOS电路ESD保护结构设计

随着集成电路技术的不断发展，CMOS电路的尺寸不断缩小，栅氧化层的厚度更薄，芯片的面积越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变，因此要进一步优化电路的抗ESD性能。

ESD保护原理

ESD保护电路的设计目的是避免工作电路因ESD而遭到损害，保证在任意两芯片引脚之间发生的ESD都通过低阻旁路将电流引入电源线。这个低阻旁路不仅能吸收ESD所产生的电流，还能箝位工作电路的电压，防止工作电路因电压过载而受损。在电路正常工作时，抗静电结构处于不工作状态，确保其稳定性：它必须在ESD发生时快速响应，在保护电路的同时自身不被损坏。抗静电结构的负作用如输入延迟必须控制在可接受范围内，并防止发生闩锁。

CMOS电路ESD保护结构的设计

ESD电流通常来自外部电路，因此保护结构一般设计在PAD旁或I/O电路内部。典型的I/O电路由输出驱动和输入接收器组成。由于ESD通过PAD导入芯片，所有与PAD直接相连的器件（如输出驱动和输入接收器）都需要建立低阻旁路，将ESD电流引入电压线，再由电压线分散到芯片各管脚以降低影响。这要求形成并行低阻通路旁路电流，并有效箝位电压，同时不影响正常工作。常用ESD保护器件包括电阻、二极管、双极性晶体管、MOS管和可控硅，其中MOS管因兼容CMOS工艺而被广泛采用。

在CMOS工艺中，NMOS管具有横向寄生n-p-n晶体管，开启时可吸收大电流，从而在较小面积内实现较高ESD耐压保护。典型应用是栅极接地NMOS（GGNMOS）。正常工作时，该晶体管不导通；在ESD发生时，漏极-衬底耗尽区发生雪崩产生电子-空穴对。部分空穴被源极吸收，其余流入衬底导致电压升高。当衬底-源PN结正偏时，电子从源发射并被加速，引发碰撞电离，最终导致NMOS二次击穿和损坏。

为降低输出驱动上NMOS在ESD时两端电压，可在ESD保护器件与GGNMOS间增加多晶硅电阻（尺寸需小以避免干扰工作信号）。仅单级ESD保护可能无法在大ESD电流下防止内部管子击穿，因为GGNMOS受衬底和金属电阻影响，无法有效箝位输入接收端栅电压。因此，可在输入接收端附近加二级小尺寸GGNMOS保护进行箝位。

常见ESD的保护结构和等效电路

画版图时，二级ESD保护电路应紧靠输入接收端以减小电阻。大尺寸NMOS常设计为手指型结构以节省面积，并严格遵循I/O ESD设计规则。若PAD仅作为输出，输出级大尺寸PMOS和NMOS自身即可充当ESD防护器件（通常有双保护环以防闩锁），无需额外电阻或接地NMOS。

全芯片的ESD结构设计原则

(1) 外围VDD、VSS走线尽可能宽，减小电阻。
(2) 设计VDD-VSS间电压箝位结构，提供ESD时低阻抗电流泄放通道。在面积允许时，芯片四周可放置多个此类结构，并增加VDD/VSS PAD以增强ESD能力。
(3) 外围保护结构电源及地与内部走线分开，确保均匀设计避免薄弱环节。
(4) 在ESD性能、芯片面积、电路特性影响（如信号完整性、速度）及工艺容差间权衡优化设计。
(5) 若无直接箝位结构，利用阱与衬底接触泄放电流，并增加接触点（N+P+间距一致）。若空间允许，在VDD/VSS PAD旁添加箝位结构以增强保护。

ESD保护的工艺影响

在亚微米CMOS电路中，遵守上述原则并结合面积折中可使抗ESD电压达2500V以上，满足商用要求。深亚微米工艺下，设计师通常直接使用Foundry提供的标准ESD结构（附带严格设计规则），节省精力于电路功能和性能优化。

总体而言，ESD保护设计随CMOS工艺进步而愈加复杂，不再是输入或输出脚的孤立问题，而是全芯片静电防护问题。芯片每个I/O电路都需要ESD保护，同时采用整片（whole-chip）防护结构可节省面积并提升效率。