HDMI 2.1 的 TMDS 四对与 CEC，选型要分几档？

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HDMI2.1的TMDS四对与CEC，选型要分几档？

2026.11.09 00:00:00

一台 55 英寸电视的 HDMI 2.1 口打 ±8 kV 接触放电，打点在外壳下沿的接口缝。之后 4K 120 Hz 黑屏，1080p 60 Hz 正常，换线、换源都一样。量四对 TMDS 的共模电平整体抬高 0.2 V，CEC 那条线的上拉电压从 3.3 V 掉到 2.4 V。

直接答案

四对 TMDS 与 CEC 是两条完全不同的线，必须分两级选。TMDS 跑 12 Gbps，奈奎斯特 6 GHz，选型只看结电容与共模钳位：0.5 pF 在 6 GHz 上插损约 0.28 dB，0.2 pF 只有 0.11 dB，四对叠加后眼高差 8%，所以 TMDS 用 0.2 pF 档，VRWM 取 5 V 以覆盖 3.3 V 共模。CEC 是 3.3 V 单线、几百赫兹，容值无所谓，但它靠 27 kΩ 上拉判忙闲，漏电流超过 10 µA 就会被判成总线占用，所以 CEC 用 3.3 V 档单独一颗，不能和 TMDS 共用。

一个连接器里，五组线的诉求各不相同

脚位/级	信号	正常电平	要不要加	原因
TMDS 数据三对	12 Gbps 差分，共模 3.3 V	差分 0.5 V 摆幅	要，0.2 pF 四路	四对容值必须一致，差 0.1 pF 就偏斜
TMDS 时钟对	12 Gbps 参考时钟	差分 0.5 V	同上，同一颗的另一路	时钟对先坏表现为整屏花，不是黑屏
CEC	单线控制，几百赫兹	0～3.3 V，27 kΩ 上拉	要，3.3 V 档独立一颗	漏电 10 µA 就压掉 0.27 V
DDC 两根	I²C 读 EDID，100 kHz	0～5 V	要，5 V 档低容	5 V 上拉，3.3 V 档长期微导通
+5 V 与 HPD	+5 V 供电与热插拔检测	5 V / 0～5 V	+5 V 用 5 V 档，HPD 可不加	HPD 电流小，靠连接器侧走线控制即可

0.2pF与0.5pF的差别，落在眼高上

12 Gbps 的奈奎斯特频率是 6 GHz。器件在 6 GHz 上的等效插损可以按 20log(1/(1+πfCjZ0)) 估，Z0 取 50 Ω：0.5 pF 得 0.28 dB，0.2 pF 得 0.11 dB，一对线差 0.17 dB，四对串联的通道余量本来只有 1.5 dB 左右，这一项就占掉一成。更麻烦的是偏斜：四路若用不同的封装或不同的批次，容值差 0.1 pF，6 GHz 上相位差约 2°，折算到 12 Gbps 的一个 UI 是 83 ps，2° 约 4.6 ps，看起来不大，但四对叠加后眼图水平张开度会掉 6%。所以 TMDS 的四路要选同一颗四路阵列，不要用四颗单路拼。CEC 反过来：它 3.3 V 稳态、27 kΩ 上拉，任何 10 µA 的漏电流都会压掉 0.27 V，把 2.0 V 的判决门限顶到边缘。

器件贴连接器，地要成对打

HDMI 连接器的地脚本来就密，问题是很多人只在一个地脚旁边打一个过孔，然后走 8 mm 到器件的公共地。这段走线的电感约 6 nH，30 A、1 ns 的放电斜率达到 3×10¹⁰ A/s，压降 180 V，钳位点形同虚设。做法是每个地脚两个 0.3 mm 过孔，器件公共地放在两个地脚中间，回流路径控制在 1.5 mm 以内。另外 TMDS 的器件要放在连接器与共模电感之间，不能放在电感后面：放电从连接器进来，先过器件再进电感，电感才不会被饱和。CEC 与 DDC 走线细，器件可以稍远，但不要超过 8 mm。外壳与主板地的搭接同样要做，两条 0.1 mm 弹片，实测把壳上的 300 V 抬升压到 45 V。

打点、眼图、CEC 三样都要复测

第一步打接口缝、连接器金属壳、下方散热孔三个点，±8 kV 接触各 10 次。第二步跑 12 Gbps 眼图，判据是眼高大于 100 mV、眼宽大于 0.35 UI，四对之间的偏斜小于 15 ps。第三步最容易漏：CEC 要连续发 200 帧待机指令，统计失败次数，失败超过 1 次就说明上拉被漏电流压垮了。第四步量漏电，TMDS 每对对地小于 0.5 µA，CEC 小于 1 µA。只做第一步的话，很多板子能点亮 1080p，用户拿回家接 4K 机顶盒才发现黑屏。

常见问题

0.5 pF 的器件能不能凑合用？

1080p 能过，4K 120 过不了。0.5 pF 在 6 GHz 上多 0.17 dB 插损，单看不多，但 HDMI 2.1 的通道预算本来就只剩 1.5 dB 左右，再算上连接器与 PCB 的损耗，眼高会掉到 80 mV 以下。要么换 0.2 pF，要么把线长压到 15 cm 以内，两条选一条。